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    基于cpld的光伏逆变器锁相及;さ缏飞杓
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    基于cpld的光伏逆变器锁相及;さ缏飞杓

    作者:   发布日期:2016-04-19 22:46   信息来源:http://www.1greatlook.com/

        

    【大比特导读】在光伏并网系统的逆变器电路中,对电网电压的锁相是一项关键技术。由于电力系统在工作时会产生较大的电磁干扰,因此,其简单的锁相方法很容易受到干扰而失锁,从而导致系统无法正常运行。

    0 引言

    在光伏并网系统的逆变器电路中,对电网电压的锁相是一项关键技术。由于电力系统在工作时会产生较大的电磁干扰,因此,其简单的锁相方法很容易受到干扰而失锁,从而导致系统无法正常运行。在这种情况下,设计采用对电网电压进行过零检测后再将信号送人cpld,然后由cpld实现对电网电压进行数字锁相的方法,可以有效地防止相位因干扰而发生抖动或者失锁的现象,保证系统的正常运行。另外,本系统还使用cpld对dsp产生的pwm波控制信号和系统运行时的各项参数进行监控,一旦发现异常,立即使系统;,并通知dsp发生异常,从而实现了对系统的硬件;。

    1 系统整体结构组成

    本文所介绍的设计方法是5 kw光伏并网发电系统中逆变器的一部分,该光伏并网逆变器可实现额定功率为5 kw的太阳能电池阵列的最大功率跟踪与并网输出。其逆变器的系统结构图如图1所示。

    本控制系统由ti dsp2812作为主控芯片,xilinx cpld xc9572xl用作数字锁相与;さ缏,xc9572xl为3.3 v内核电压的cpld,它由4个54v18功能?樽槌,可提供1600个5 ns延迟可用门。

    2 数字锁相电路的设计与实现

    数字锁相电路的系统结构图如图2所示。该电路由数字鉴相器、数字滤波器和数控振荡器组成。

    如果把图2所示的数字锁相电路中的数字滤波器看成一个分频器,则其分频比为mfc/k,此时的输出频率为:

    f'=k'△φmfc/k

    其中,△φ为输入信号v1与输出信号v2的相位差;fc为环路的中心频率。那么,该数控振荡器的输出频率为:

    f2=f1+k'△φmfc(kn)

    由于锁定的极限范围为k'△φ=±1,所以,可得到环路的捕捉带:

    △fmax=f2max-f1=mfc(kn)

    这样,当环路锁定时,f2=f1其系统稳态相位误差为:

    △φ(∞)=nk(f2-f1)/(k'mfc)

    可见,只要合理选择k值,就能使输出信号v2的相位较好地跟踪输入v1的相位,从而达到锁定之目的。如果k值选的太大,环路捕捉带就会变小,这将导致捕捉时间增大;而如果k直太小,则可能会出现频繁进位,借位脉冲。从而使相位出现抖动。

    根据图2给出的数字锁相环的原理框图,可用vhdl语言分别对该系统进行设计。其中数字滤波器由k模计数器组成,数控振荡器包括脉冲加,减控制电路和n分频器等。

    2.1 数字鉴相器

    数字鉴相器通?裳∮帽哐乜刂菩图嗥、异或门鉴相器、同或门鉴相器或jk触发器组成的鉴相器等。本数字鉴相器是一个相位比较装置,主要通过比较输入信号v1(相位φ1)与输出信号v2(相位φ2)的相位来产生一个误差信号vd,其相位差为△φ=φ1-φ2。当△φ=φe(输入信号脉宽的一半)时,其鉴相器输出为方波,属于相位锁定阶段。在这种情况下,只要可逆计数器的k值足够大,其输出端就不会产生进位脉冲或借位脉冲。在环路未锁定时,若△φ<φe,其输出脉冲的占空比小于50%;而当△φ>;φe,其占空比大于50%,该输出电压vd将加到k?赡婕剖鞯膗pdn输入端。

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    【大比特导读】在光伏并网系统的逆变器电路中,对电网电压的锁相是一项关键技术。由于电力系统在工作时会产生较大的电磁干扰,因此,其简单的锁相方法很容易受到干扰而失锁,从而导致系统无法正常运行。

    2.2 数字滤波器本文引用地址:http://www.eepw.com.cn/article/276084.htm

    计数器可设计成一个17位可编程(可变模数)可逆计数器,计数范围为23~217,可由外部置数dcba控制。其输入频率fk=mfc。当鉴相器输出vd为高电平时,k模计数器进行减计数,计数到“0”时,输出一个借位脉冲dn;而当鉴相器输出vd为低电平时,k计数器进行加计数,当计数到某一设定值“dcba”时,将输出一个进位脉冲up。up和dn可作为脉冲加/减电路的“加”和“扣”脉冲控制信号。

    2.3 数控振荡器

    本电路由d触发器、jk触发器和与门、或门等电路组成。当数字滤波器up输出端输出一个进位脉冲时,系统便在inc下降沿到来后,在脉冲加/减电路的输出端fout插入一个脉冲信号,也就是使相位提前半个周期;反之,当数字滤波器dn端输出一个借位脉冲时,在dn下降沿到来后,系统就会在脉冲加/减电路的输出序列中扣除一个脉冲信号,也就是使相位滞后半个周期,且这个过程是连续发生的。这样,脉冲加,减电路的输出经n分频器?(ncount)分频后,即可使输出信号的相位接受调整控制,最终达到锁定。当环路锁定后,输出与输入信号之间会存在一定的相位误差。

    3 ;さ缏返纳杓朴胧迪

    本系统中的;さ缏分饕蓀wm波形监视?楹拖低巢问嗍幽?樽槌,其;さ缏方峁谷缤3所示。

    图3中的脉宽异常检测?橛3个9位使能计数器组成,dsp输出的三路pwm信号分别作为计数器的使能信号输入。当控制信号有效时,计数器开始计数,计数器的上限值为400,即200μs,当控制信号的有效宽度小于200 μs时(在本系统中dsp的控制周期为55μs),即认为该pwm波正常,系统会将控制信号直接输出;如果大于200μs,则认为pwm波出现异常,此时系统将立即切断pwm波的有效输出而;.并把异常中断信号和异常状态码信息报告给dsp。共态导通?榭捎糜诩嗍幽姹淦飨低,从而控制半桥高低端的两路对称spwm波信号,保证这两路信号输出不会出现共态导通的情况。另外,由模拟比较器产生的系统过电压、过电流和温度异常等报警信号,经过数字滤波后,将送人pwm波处理?。这样,在系统出现异常时,即可由cpld实现硬件上的;;ざ。

    图4所示是;さ缏返南低扯ゲ阃。图5所示是该;さ缏返姆抡娌ㄐ。

    4 结束语

    本文介绍了基于cpld的光伏并网逆变器的锁相及;さ缏返纳杓朴胧迪址椒,该电路目前已经在项目组的5 kw光伏并网逆变器中成功运用,实际使用证明,该电路可为系统的长时间稳定运行提供可靠的保障。

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